IS61LPS25636A-200TQLI SRAM 8Mb 256Kx36 200Mhz Sync SRAM 3.3v Integrierte Schaltungen ICs
IS61LPS25636A-200TQLI SRAM 8Mb 256Kx36 200Mhz Sync SRAM 3.3v
| ISSI | |
| Produktkategorie: | SRAM |
| RoHS: | Einzelheiten |
| 9 Mbit | |
| 256 k x 36 | |
| 3.1 ns | |
| 200 MHz | |
| Parallel | |
| 3.465 V | |
| 3.135 V | |
| 275 mA | |
| - 40 °C | |
| + 85 °C | |
| SMD/SMT | |
| TQFP-100 | |
| Schlauch | |
| Marke: | ISSI |
| Speichertypen: | SZR |
| Feuchtigkeitsempfindlich: | - Ja, das ist es. |
| Anzahl der Häfen: | 4 |
| Typ der Ware: | SRAM |
| Reihe: | IS61LPS25636A |
| 72 | |
| Unterkategorie: | Speicher und Datenspeicher |
| Typ: | Synchron |
| Einheitsgewicht: | 0.023175 Unzen |
Beschreibung
Die ISSI IS61LPS/VPS25636A, IS61LPS25632A,
IS64L PS25636A und IS61LPS/VPS51218A sind mit hohem
Geschwindigkeits- und Niedrigleistungssynchrone statische RAMS
Die Datenbank ist ein sehr gutes Instrument für die Erstellung von Speichern.
Die IS61LPS/
VPS25636A und IS64L PS25636A sind wie folgt organisiert:
262Die IS61LPS25632A ist
Das IS61LPS/
VPS51218A ist in 524.288 Wörtern mit 18 Bits organisiert.
Hergestellt mit der fortschrittlichen CMOS-Technologie von ISST,
das Gerät integriert einen 2-Bit-Burst-Zähler,
SRAM-Kern und hohe Antriebskapazitätsausgänge in ein einziges
Alle synchronen Eingänge durchlaufen
Registrierungen, die durch ein einziges mit positiver Grenze ausgelöstes System gesteuert werden
Uhr-Eingabe.
Die Schreibzyklen sind intern selbstzeitgesteuert und werden durch
Die Schreibzyklen können
Ein bis vier Bytes breit, wie durch die Schreibsteuerung gesteuert
Eingänge.
Separate byte enables ermöglicht das Schreiben einzelner Bytes.
Die Byte-Schreiboperation erfolgt mit dem Byte
Einschreibung ermöglichen (BWE) eingegeben, kombiniert mit einem oder mehreren
Einheitliche Datenübertragung (BWx)
Write (GW) ist verfügbar, um alle Bytes gleichzeitig zu schreiben,
unabhängig von den Byte-Schreibsteuerungen.
Bursts können entweder mit ADSP (Address Status) gestartet werden
Prozessor) oder ADSC (Adress Status Cache Controller)
Input-Pins. Nachfolgende Burst-Adressen können generiert werden
Die Daten werden von der ADV (Blitzadresse) kontrolliert.
Vorwärts) Eingangspin.
Der Modus-Pin wird verwendet, um die Explosionssequenz auszuwählen oder...
Der lineare Sprung wird erreicht, wenn dieser Stift niedrig gebunden ist.
Interleave-Riss wird erreicht, wenn dieser Stift hoch gebunden ist
oder schwimmen ließen.
Eigenschaften
●Innerer, selbstzeitgesteuerter Schreibzyklus
●Einzelne Byte-Schreibsteuerung und globale Schreibfunktion
●Uhrgesteuerte, registrierte Adresse, Daten und
Kontrolle
●Begrenzung der Blastsequenz mittels MODE-Eingabe
●Drei Chip-Aktivitätsoptionen für einfache Tiefe-Ex-
Einrichtung von Anschlüssen für Pensionen und Adressen
●Gemeinsame Dateneingaben und -Ausgänge
●Automatisches Herunterladen während der Auswahl
●Einzelzyklus-Auswählen
●Snooze-Modus für den Standby bei geringer Leistung
●JTAG Grenz-Scan für BGA-Pakete
● Stromversorgung
LPS:VoD 3,3 V 土5%, VoDa 3,3 V/2,5 V 土5%
VPS:VDD 2,5V土5%, VoDo 2,5V土5%
● JEDEC 100-Pin QFP, 119-Ball BGA und 165-Pin
Kugel-BGA-Verpackungen
●Bleifrei erhältlich
