CY7C1411KV18-250BZXC SRAM - Synchrones QDR II-Speicher-IC 36Mbit Parallel 250 MHz ICS
CY7C1411KV18-250BZXC
,CY7C1411KV18-250BZXC Speicher-IC
,SRAM - Synchrone QDR II-Speicher-IC
CY7C1411KV18-250BZXC SRAM - Synchrones QDR II-Speicher IC 36Mbit Parallel
250 MHz ICS
| Infineon | |
| Produktkategorie: | SRAM |
| RoHS: | Einzelheiten |
| 36 Mbit | |
| 4 M x 8 | |
| 450 PS | |
| 250 MHz | |
| Parallel | |
| 1.9 V | |
| 1.7 V | |
| 460 mA | |
| 0 C | |
| + 70 °C | |
| SMD/SMT | |
| FBGA-165 | |
| Tray | |
| Marke: | Infineon Technologies |
| Speichertypen: | Flüchtig |
| Feuchtigkeitsempfindlich: | - Ja, das ist es. |
| Typ der Ware: | SRAM |
| Reihe: | CY7C1411KV18 |
| Unterkategorie: | Speicher und Datenspeicher |
| Typ: | Synchron |
Beschreibung
Die CY7C1411KV18, CY7C1426KV18, CY7C1413KV18 und CY7C1415KV18 sind 1,8 V synchron
Die Struktur der QDR II-Architektur besteht aus zwei getrennten Ports:
Der Lese- und der Schreibport ermöglichen den Zugriff auf das Speicherarray.
Der Schreibport verfügt über spezielle Dateneingaben zur Unterstützung von Schreiboperationen.
Die QDR-II-Architektur hat getrennte Dateneingaben und -Ausgänge, um die Notwendigkeit zu beseitigen
Die Datenverbindung wird von einem Netzwerk für die Bereitstellung von Daten verwendet.
Die Adressen für Lesen und Schreiben von Adressen sind an wechselnden aufsteigenden Kanten von
Der Zugang zu den Les- und Schreibanschlüssen des QDR II ist unabhängig voneinander.
Um den Datendurchsatz zu maximieren, sind sowohl Les- als auch Schreiborte mit DDR-Schnittstellen ausgestattet.
Ort ist mit vier 8-Bit-Wörtern (CY7C1411KV18), 9-Bit-Wörtern ((CY7C1426KV18)), 18-Bit-Wörtern verbunden
(CY7C1413KV18) oder 36-Bit-Wörter (CY7C1415KV18) die sich sequentiell in das Gerät ein- oder ausbrechen.
Da Daten auf jeder aufsteigenden Kante beider Eingabeklöcker in das Gerät und aus dem Gerät übertragen werden können, ist es möglich, die Daten auf die Eingabeklöcke zu übertragen.
(K und K und Cand C) wird die Speicherbandbreite maximiert, während das Systemdesign vereinfacht wird, indem
Bus ¥umdreht.Die Vertiefung erfolgt durch Hafenwahl, wodurch jeder Hafen betrieben werden kann
Alle synchronen Eingänge gehen durch Eingaberegister, die von den Eingabeuhren K oder K gesteuert werden.
Alle Datenausgänge durchlaufen Ausgangsregister, die vom C oder C (oder K oder K in einer einzigen Uhrdomäne) gesteuert werden
Das Schreiben erfolgt mit einem selbstzeitgesteuerten Schreibkreislauf auf dem Chip.
Eigenschaften
■ Getrennte unabhängige Les- und Schreibdatenorte
Unterstützung von gleichzeitigen Transaktionen
■ 333 MHz-Uhr für hohe Bandbreite
■ Vier-Wort-Blitz zur Verringerung der Adressbusfrequenz
■ Doppeldatenrate (DDR) - Schnittstellen sowohl an Les- als auch an Schreibanschlüssen (Datenübertragung bei 666 MHz) bei 333 MHz
■ Zwei Eingangsuhren (K und K) für eine präzise DDR-Zeitgestaltung
❐ SRAM uses rising edges only
■ Zwei Eingabeuhren für die Ausgabe von Daten (C und C) zur Minimierung von Abweichungen zwischen der Uhr und der Flugzeit
■ Echo-Uhren (CQ und CQ) vereinfachen die Datenerfassung in Hochgeschwindigkeitssystemen
■ Einfach multiplexierte Adress-Eingabe-Busse für Adress-Eingänge für Les- und Schreib-Ports
■ Separate Port-Auswahl für die Ausdehnung der Tiefe
■ Synchrone interne Schreibzeit
■ QDR® II arbeitet mit einer Leseverzögerung von 1,5 Zyklen, wenn DOFF HIGH angegeben wird
■ Funktioniert ähnlich wie ein QDR-I-Gerät mit einer 1-Zyklus-Leseverzögerung, wenn DOFF auf LOW gesetzt wird
■ Erhältlich in × 8, × 9, × 18 und × 36 Konfigurationen
■ Vollständige Datenkohärenz, die aktuelle Daten liefert
■ Kern-VDD = 1,8 V (±0,1 V); I/O VDDQ = 1,4 V zu VDD
■ Erhältlich in 165-kugel-FBGA-Verpackungen (13 × 15 × 1,4 mm)
■ Angeboten in Pb-freien und nicht-Pb-freien Paketen
■ Variable Antrieb HSTL Ausgangspuffers
■ JTAG 1149.1 kompatibeler Zugangsanschluss
■ Phase-locked-loop (PLL) für eine genaue Datenplatzierung
