MPC8536ECVJAULA Mikroprozessor MPU Power QUICC 32 Bit Power Arch SoC
MPC8536ECVJAULA
,MPC8536ECVJAULA Mikroprozessor MPU
,32 gebissenes Mikroprozessor MPU
MPC8536ECVJAULA Mikroprozessoren - MPU Power QUICC 32 Bit Power Arch SoC
| N-XP | |
| Produktkategorie: | Mikroprozessoren - MPU |
| RoHS: | Einzelheiten |
| e500 | |
| 1 Kern | |
| 32 Bit | |
| 1.333 GHz | |
| FC-PBGA-783 | |
| 32 kB | |
| 32 kB | |
| 1 V | |
| SMD/SMT | |
| - 40 °C | |
| + 105 °C | |
| Tray | |
| Marke: | N-X-P Halbleiter |
| Ein-/Ausspannung: | 1.5 V, 1.8 V, 2.5 V, 3.3 V |
| Typ der Anweisung: | Schwimmbereich |
| Schnittstellentyp: | Ethernet, I2C, PCIe, SPI, UART, USB |
| L2 Cache-Anweisung / Datenspeicher: | 512 kB |
| Speichertypen: | L1/L2 Cache |
| Anzahl der Timer/Zähler: | 1 Zeitmesser |
| Prozessorreihe: | PowerQUICC III |
| Typ der Ware: | Mikroprozessoren - MPU |
| Unterkategorie: | Mikroprozessoren - MPU |
| Wachhund Timer: | Kein Wachhundstimer |
| Teil # Alias: | 935320311557 |
| Einheitsgewicht: | 0.132976 Unzen |
• Hochleistungs- 32-Bit-E500-Kern mit einer Skalierbarkeit von bis zu 1,5 GHz, der die Power
Architektur®Technologie
- 36-Bit physikalische Adressierung
¢ Doppelpräzision eingebettete Schwimmbarten-APU mit 64-Bit-Operanden
- Einbettete Vektor- und Skalar-Floating-Point-APUs mit einer einzigen Präzision mit 32- oder 64-Bit-Operanden
¢ Speicherverwaltungseinheit (MMU)
• Integrierte L1/L2-Cache
L1 Cache 32 Kbyte Daten und 32 Kbyte Anweisung
L2 Cache 512-Kbyte (8-Wege-Satz assoziativ)
• DDR2/DDR3 SDRAM-Speichercontroller mit vollständiger ECC-Unterstützung
- bis zu 333 MHz (Datenrate von 667 MHz)
Unterstützung von bis zu 16 Gigabyte Hauptspeicher
¢ Mit ECC erkennt und korrigiert alle Ein-Bit-Fehler und alle Doppel-Bit-Fehler und alle Fehler
Innerhalb eines Knabbern
– Invoke a level of system power management byasserting MCKE SDRAM signal on-the-fly to put
Das Gedächtnis in einen Niedrigleistungsschlafmodus
¢ Hardware- und Softwaremöglichkeiten zur Unterstützung von batteriebetriebenem Hauptspeicher
• Integrierte Sicherheitsmaschine (SEC), die für die Verarbeitung aller Algorithmen, die mit IPsec, IKE,
Dies ist der Fall, wenn die Anwendungsberechtigung nicht erfüllt ist.
¢ XOR-Engine zur Paritätsprüfung in RAID-Speicheranwendungen
• Erweiterte serielle Peripherie-Schnittstellen (eSPI)
• Zwei erweiterte dreistufige Ethernet-Controller (eTSECs) mit SGMII-Unterstützung
Unterstützung von drei Geschwindigkeiten (10/100/1000 Mbps)
¢ zwei IEEE Std 802.3®, IEEE 802.3u, IEEE 802.3x, IEEE 802.3z,
IEEE 802.3ac, IEEE 802.3ab und IEEE Std 1588TM-kompatible Steuerungen
Unterstützung für verschiedene physische Ethernet-Schnittstellen: GMII, TBI, RTBI, RGMII, MII, RGMII, RMII und SGMII
Unterstützung von TCP/IP-Beschleunigung und QOS-Funktionen
Unterstützung der MAC-Adressenerkennung und der RMON-Statistik
- Unterstützung der ARP-Parsierung und Erstellung von Wake-up-Ereignissen basierend auf den Parsergebnissen, während sie in der Tiefe der
Schlafmodus
Unterstützung der Akzeptanz und Speicherung von Paketen im Tiefschlafmodus
• HochgeschwindigkeitsSchnittstellen (multiplex) mit:
¢ Drei PCI Express-Schnittstellen
¢ PCI Express 1.0a kompatibel
Eine x8/x4/x2/x1 PCI Express-Schnittstelle
Zwei x4/x2/x1-Anschlüsse oder ein x4/x2/x1-Anschluss und zwei x2/x1-Anschlüsse
Zwei SGMII-Schnittstellen Zwei Serial ATA (SATA) -Controller unterstützen SATA I und SATA I-Datenraten
• PCI-kompatible PCI-Steuerung
• Drei universelle Serienbus-Doppelrolle-Controller (USB) entsprechen der USB-Spezifikation Revision 2.0
• 133-MHz, 32-Bit, erweiterter lokaler Bus (eLBC) mit Speichercontroller
• Erweiterter gesicherter digitaler Hostcontroller (eSDHC) für SD/MMC-Kartenoberfläche
Fähigkeit von eSDHC
• Integrierte Vierkanal-DMA-Steuerung
• Dual I2C und Dual Universal Asynchronous Receiver/Transmitter (DUART)
• Programmierbare Unterbrechungssteuerung (PIC)
• Energieverwaltung, geringe Standby-Leistung
Unterstützung von Doze, Nap, Sleep, Jogging und Deep Sleep
PMC-Wach: LAN-Aktivität, USB-Verbindung oder Remotewakeup, GPIO, interner Timer oder externer
Unterbrechungsereignis
• Monitor für die Leistung des Systems
• IEEE Std 1149.1TM-kompatibel, JTAG Grenzscan
• 783-Pin FC-PBGA-Paket, 29 mm × 29 mm
