9ZML1233EKILF Clock Buffer 9ZML1233E DB1200ZL MUX DERIV + WRTLK Integrierte Schaltungen ICs
9ZML1233EKILF
,9ZML1233EKILF Clock Buffer IC
,Clock Buffer Integrierte Schaltungen ICs
9ZML1233EKILF Clock Buffer 9ZML1233E DB1200ZL MUX DERIV + WRTLK
| IDT | |
| Produktkategorie: | Zeitpuffer |
| RoHS: | Einzelheiten |
| 12 Ausgabe | |
| 3.6 ns | |
| HCSL | |
| VFQFPN-72 | |
| Differential | |
| 400 MHz | |
| 3.135 V | |
| 3.465 V | |
| 9ZML1233 | |
| - 40 °C | |
| + 85 °C | |
| Marke: | IDT |
| Arbeitszeit - maximal: | 55 % |
| Höhe: | 1 mm |
| Längen: | 10 mm |
| Feuchtigkeitsempfindlich: | - Ja, das ist es. |
| Montageart: | SMD/SMT |
| Betriebsstrom: | 22 mA |
| Verpackung: | Tray |
| Produkt: | Zeitpuffer |
| Typ der Ware: | Zeitpuffer |
| Unterkategorie: | Clock & Timer-ICs |
| Typ: | Niedrigphasenlärm |
| Breite: | 10 mm |
| Einheitsgewicht: | 2.425891 Unzen |
Beschreibung
Die 9ZML1233E/9ZML1253E sind die DB1200ZL-Derivate der zweiten Generation mit verbesserter Leistung.
Die Teile sind pin-kompatible Upgrades zum 9ZML1232B und bieten gleichzeitig einen deutlich verbesserten Phasejitter.
Ein festes externes Feedback hält für kritische QPI/UPI-Anwendungen eine geringe Verschiebung bei, während jeder Eingabeprozeß mit einer
Der Kanal verfügt über eine softwareverstellbare Eingabe-Ausgabe-Verzögerung, um das Transportverzögerungsmanagement für die heutigen
Die 9ZML1233E und 9ZML1253E verfügen über eine SMBus-Schreibverriegelungspin für erhöhte
Sicherheit von Geräten und Systemen.
Eigenschaften
▪ SMBus Schreibschließfunktion; erhöht die Systemsicherheit
▪ 2 softwarekonfigurierbare Input-to-Output-Verzögerungslinien; Verwaltung der Transportverzögerung für komplexe Topologien
▪ LP-HCSL-Ausgänge; 24 Widerstände entfernt, 41 mm2 Fläche eingespart ((1233E)
▪ LP-HCSL-Ausgänge mit 85Ω Zout; 48 Widerstände entfernt, 82 mm2 Fläche eingespart (1253E)
▪ 12 OE#-Pins; Hardwaresteuerung für jede Ausgabe
▪ 3 wählbare SMBus-Adressen; mehrere Geräte können dasselbe SMBus-Segment teilen
▪ Auswählbare PLL-Bandbreiten; minimiert Jitter-Peaking in Kaskaden-PLL-Topologien
■ Hardware-/SMBus-Steuerung der PLL-Bandbreite und des Bypasses; Wechsel des Modus ohne Stromzyklus
▪ Spektrumverbreitung kompatibel; Spuren, die die Eingangsuhr für EMI-Reduktion verteilen
▪ 100 MHz PLL-Modus; Unterstützung von UPI
▪ 10 x 10 mm 72-VFQFPN-Verpackung; kleine Plattenfläche
Architekturen für die PCIe-Taktung
▪ Allgemeine Uhrzeit (CC)
▪ Unabhängige Referenz (IR) mit und ohne Verbreitungsspektrum
Typische Anwendungen
▪ Diener
▪ Aufbewahrung
▪ Vernetzung
▪ SSDsAusgabefunktionen
▪ 12 Low-Power (LP) HCSL-Ausgangspaare (1233E)
▪ 12 Low-Power (LP) HCSL-Ausgangspaare mit 85Ω Zout (1253E)
Schlüsselmerkmale
▪ Zyklus-zu-Zyklus-Jitter < 50ps
▪ Verzerrung von Ausgang zu Ausgang < 50ps
▪ Eingabe-Ausgabe-Verzögerung:
▪ Verzögerungsvariation von Eingang zu Ausgang < 50 s
▪ Phase-Jitter: PCIe Gen4 < 0,5ps rms
▪ Phase-Jitter: UPI > 9.6 GB/s < 0.1ps rms
▪ Phase-Jitter: IF-UPI < 1,0ps rms
